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IDT82V3202
EBU WAN PLL
Functional Description
26
September 11, 2009
The phase lock alarm can be cleared by the following two ways, as
selected by the PH_ALARM_TIMEOUT bit:
Be cleared when a ‘1’ is written to the corresponding
INn_CMOS_PH_LOCK_ALARM bit;
Be cleared after the period (= TIME_OUT_VALUE[5:0] X
MULTI_FACTOR[1:0] in second) which starts from when the
alarm is raised.
The selected input clock with a phase lock alarm is disqualified for T0
DPLL locking.
Table 12: Related Bit / Register in Chapter 3.7
Bit
Register
Address (Hex)
FAST_LOS_SW
PHASE_LOSS_FINE_LIMIT_CNFG
5B
PH_LOS_FINE_LIMT[2:0]
FINE_PH_LOS_LIMT_EN
MULTI_PH_8K_4K_2K_EN
PHASE_LOSS_COARSE_LIMIT_CNFG
5A
WIDE_EN
PH_LOS_COARSE_LIMT[3:0]
COARSE_PH_LOS_LIMT_EN
T0_DPLL_SOFT_FREQ_ALARM
OPERATING_STS
52
T0_DPLL_LOCK
DPLL_FREQ_SOFT_LIMT[6:0]
DPLL_FREQ_SOFT_LIMIT_CNFG
65
FREQ_LIMT_PH_LOS
DPLL_FREQ_HARD_LIMT[15:0]
DPLL_FREQ_HARD_LIMIT[15:8]_CNFG,
DPLL_FREQ_HARD_LIMIT[7:0]_CNFG
67, 66
TIME_OUT_VALUE[5:0]
PHASE_ALARM_TIME_OUT_CNFG
08
MULTI_FACTOR[1:0]
INn_CMOS_PH_LOCK_ALARM (n = 1 or 2)
IN1_IN2_CMOS_STS
44
PH_ALARM_TIMEOUT
INPUT_MODE_CNFG
09
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